3 nanométeres chipekkel készül a TSMC

Néhány éven belül már jönne az új gyártástechnológia, még bonyolultabb megoldásokkal.

A napokban mi is beszámoltunk arról, hogy már készülőben vannak az új csúcs-mobilchipek, ezeken ugyanis mindhárom nagyobb szereplő, így az Apple, a Samsung, valamint a Qualcomm, is gőzerővel dolgozik. A Snapdragon 865 és az Exynos 990 típusok a 2020-ban megjelenő prémium okostelefonok és táblák erejét szolgáltatják majd, ezek azonban még 7 nanométeres gyártástechnológiára épülnek, miközben a TSMC már készül a 3 nanométeres generációra.

Ázsiai értesülések szerint a tajvani gyártó egyelőre az ehhez szükséges gyártókapacitás és infrastruktúra kiépítésén dolgozik, vagyis a végtermékek megjelenésétől még évekre vagyunk, ez azonban nem jelenti azt, hogy nem számíthatunk komoly előrelépésre. Jelen pillanatban az olyan fejlesztések, mint a Qualcomm 855, az Apple A13 Bionic, valamint a Huawei HiSilicon Kirin 990, kivétel nélkül a TSMC 7 nanométeres platformjának valamelyik változatán alapulnak, a vállalat azonban jövőre 5 nanométerre váltana, itt pedig a 2021-ben esedékes Snapdragon 875 lenne majd az első ilyen androidos chip (a jövő év második felében bemutatkozó Apple A14 jó eséllyel ugyanezen gyártástechnológián alapul majd), az igazi felfutás azonban csak ekkor, 2021-ben várható, amikor a Fab 18 már havonta 1 millió ilyen ostyát szállítana le.

A cég a jelek szerint csaknem 20 milliárd dollárt költene az új helyszín kialakítására, bár korábban hivatalos úton ezzel kapcsolatban csak annyit közöltek, hogy jól halad a 3 nanométeres csíkszélesség elérését célzó fejlesztés. A Samsung szintén törekszik erre, ők 2021-2022 körül érnék el a célt, a következő generációs GAA (Gate all-around) architektúra révén, bár itt állítólag ők nem tudnak majd ugyanannyi tranzisztort passzírozni ezen chipekbe. Az Intel viszont szeretné ismét elhódítani (visszahódítani) az elsőnek járó helyet, annak ellenére, hogy ők nemrég kezdték csak el leszállítani a 10 nanométeres Ice Lake-U mobilchipeket. Ez is komoly fejtörést jelentett számukra (annak idején a még Snapdragon 845 készült el ezen a csíkszélességen), viszont most szeretnék felgyorsítani a munkát.

Korábban a híres Moore-törvény kapcsán 5 nanométernél húzták meg a technológiai határvonalat, a jelek szerint azonban ez nem lesz így, és a különböző gyártók a következő évtized első felében megkezdik majd az 5, majd pedig a 3 nanométeres megoldások kiszállítását.

Hozzászólások

A témához csak regisztrált és bejelentkezett látogatók szólhatnak hozzá!
Bejelentkezéshez klikk ide
(Regisztráció a fórum nyitóoldalán)
  • Sydra #9
    Ennek erősen kamu szaga van. Biztos az ígérgetésből kovácsolnak tőkét.
  • kvp #8
    A szigeteloreteg vastagsaga es a tranzisztor csikszelessege nem linearisan fugg egymastol. Ha vizszintes iranyban kis meretu tranzisztort keszit valaki, attol meg maradhat ugyanaz a szigetelo vastagsag fuggoleges iranyban. Egyszeruen ugyanannak a kapacitasnak kisebb feluletet kell kapcsolnia. Meg jobb is lesz, foleg ha tiszta fem-fem-fem a source-gate-drain. Csak a szigetelest es a tranzisztor kapcsolo csatornajat kell sziliciumbol kesziteni (meg alatta a jo vastag szigetelot, amire az egeszet raepitik) Ez egy nagyon egyszeru es olcso megoldas, raadasul a tranzisztorbol csak a tenyleges kapcsolt csatorna marad szennyezendo, minden mas vagy szilicium oxid vagy fem. (raadasul a szigetelok vastagsagat nem is kell ehhez csokkenteni) A poliszilikonos source-drain megoldas olcsobb volt es konnyebben gyarthato, de a tiszta fem alapu jobb.

    Edit: A gyartasnal egyebkent nem csak a csatorna tetejere viszik fel a szigetelot, hanem mindenhova, aztan a source-drain korul visszamarjak es a lyukakat feltoltik femmel. Aztan johet a gate szigetelesenek a tetejere a gate femje is, sot ha ugyesek, akkor ugyanabban a fazisban.
    Utoljára szerkesztette: kvp, 2019.11.08. 13:32:29
  • Csaba161 #7
    A MOS-FET-ekről azért nem írtam, mert azokat teljesen lehetetlen ilyen kis méretben elkészíteni. Itt még a 3D sem segít. Gondolj bele, egy 10x10 atomos félvezetőre max 2 réteg SiO2 szigetelőréteget lehetne felvinni, hogy ott kialakulhasson mérhető kapacitás, ha ugyanis mondjuk felfelé néhány tucat atomrétegnyi szigetelés van, ott ilyen kis felület esetében nem lesz semmilyen kapacitás. Ha viszont maradunk a 2-3 atom vastag szigetelőrétegnél, akkor közbeszól a kvantummechanikai alagúteffektus, és simán áram folyik át, nem lesz itt semmi térvezérlés.
  • kvp #6
    Ha npn es pnp tranzisztorok helyett field effect (fet) tranziszorokat gyartanak, egesz pontosan metal oxid (mos) tranzisztorokat, akkor ket femcsik kozott 1 reteg szilicium a tranzisztor (+oxid szigetelo es fem kapu) es igy kvazi egy analog kapcsolokent mukodik. Elonye, hogy nem nagyon kell szennyezni, tranzisztoronkent csak egy szilicium reteg van 3 helyett es ott se a hatar szamit hanem a kapcsolo reteg szelessege a ket fem kozott. Raadasul meg gyorsabb is mint a szennyezett polyszilikonos tranzisztorok.
  • AndReWsss #5
    Lehet a TSMC-nél vagy az Intelnél vagy vezető chip-fejlesztőmérnök, de inkább annak van nagyobb esélye szerintem, hogy nem.
    Szóval először lássuk a medvét, lehet, hogy megoldják...
  • Csaba161 #4
    Nem beszélve arról, hogy a tranzisztorokban szennyezett p vagy n rétegek vannak, ahol a szennyezést ezrelékben mérik. 100 atom esetén ez hogy jön ki?
    Jó, persze ezek 3 dimenziósak, tehát azért felfelé lesz legalább 10 nm magas egy tranyó, de így is a vékony átmenetek miatt elég nagy lesz a kvantumbizonytalanság...
  • quatlander #3
  • Csaba161 #2
    Ja, 3nm az kb 30 atomvastagság egy vezeték és 100 atom egy tranzisztor, ez már bőven a kvantummechanikai határ alatt van. Így véletlenszám generátornak tök jók lesznek ezek csipek...
  • Kryon #1
    Kíváncsi leszek, hogy meddig tudnak lemenni.