Rive#25
Hm... Hihi... Mégis mindenki a Cl2-t választja, ha teheti ;)
A várakozási ídő megfelelő dimenzióba helyezéséhez pedig képzeljünk el egy rosszul optimalizált ciklust, ami egy DivX film minden egyes pixelére vár 100 utasításnyi fölösleget ;)
Egyébként, a viccet félretéve, valóban nem túl egyszerű a dolog.
A sávszélesség növekedése ellenére a processzornak minden cache-miss esetén meg kell várnia, amíg a memória feltölti a teljes cacheline-t.
Mért adatok: http://www.hwsw.hu/perl/ultimatebb.cgi?ubb=get_topic&f=1&t=002202
Azaz, Tbird, 64Byte cacheline, DDR, a latency 150 órajel, ca. 200 utasítás...
P4: 350 órajel, ca. 400 utasítás, bár ez SD-RAM :(
Ha átlag 10-es szorzót veszünk ( :D ), akkor a chipset-latency kiiktatásával a TBird ca. 20 utasítást spórol. Ahhoz, hogy ezt FSB emeléssel be lehessen hozni, a 266 helyett 300 kellene... A Hammer valószínűleg eleve a 333-as ramokat támogat majd...
Vigyázat! Ez azért nem ennyire egyszerű. Elég sok helyen bele lehet kötni (jogosan), de a tendenciát jól mutatja... Kéretik az egészet tájékoztató jellegűnek tekinteni!